台积电宣布5nm基本完工开始试产:面积缩小45%、性能提升15%

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本月3号,台积电(TSMC)宣布 ,率先完成5nm的分类整理,基于EUV极紫外微影(光刻)技术,且可能性进入试产阶段。

根据官方数据,相较于7nm(第一代DUV),基于Cortex A72核心的全新5nm芯片不不还还后能 提供1.8倍的逻辑密度、速率增快15%。同样制程的SRAM也十分优异且面积缩减。

台积电一块儿宣布 提供完整性的5nm设计规则手册、SPICE模型、制程设计套件以及通过硅晶圆验证的基材,可是全面支持EDA(电子自动化设计工具)。

今年初,台积电曾表示,5nm将于2020年底完后 量产,考虑到还有1年半的时间,完整性还还后能 期待。

据悉,此次的第一代5nm是台积电第二次引入EUV技术,多达14层;而第二代7nm(预计今年苹果54 机A13、麒麟985/990要用)的EUV,不到4层规模。

随着格芯(GF)、联电的退出,目前不不还还后能 做7nm以及更先进工艺晶圆的厂商就只剩下了三星、台积电和Intel,但Intel实际上暂且和台积电直接竞争,可能性其晶圆厂甚至连满足自家需求都还捉急,可是保不齐对手AMD会重金下单。

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